High-Level Synthese

Vorlesung "High-Level Synthese"

Inhalt

  • Abbildung von Verhaltensbeschreibungen (z.B. in Form von Programmfragmenten) auf FPGA und CGRA Strukturen
  • Teilschritte Allokation, Scheduling, Binding
  • Exakte oder heuristische Lösungen
  • Konstruktionsprinzipien heuristischer Lösungen

Organisation

Typ:Vorlesung (V2)
Zeit:Siehe TUCaN
Raum:S3 06 / 053
Vorlesungsbeginn:14.10.2019
Dozent:Prof. Dr.-Ing. Christian Hochberger
CP:siehe Studienordnung
Turnus:jedes WS
Vorlesungssprache:englisch

Voraussetzungen zur Teilnahme

  • Kenntnisse in Hardware-Synthese auf der Basis einer Hardware-Beschreibungssprache (z.B.: Reese/Thornton: Introduction to Logic Synthesis Using Verilog Hdl oder Brown/Vranesic: Fundamentals of Digital Logic with VHDL Design).
  • Grundkenntnisse in einer objektorientierten Programmiersprache sollten vorhanden sein, vorzugsweise Java.

Übungsbetrieb

Termin:Siehe TUCaN
Übungsbeginn:14.10.2019
CP:siehe Studienordnung
Raum:S3 06 / 053
Dozent:Prof. Dr.-Ing. Christian Hochberger

Prüfung

Informationen zur Klausuranmeldung:

Prüfungstermine und -verfahren