Vorlesung "Low-Level Synthese"
Inhalt
Die Veranstaltung behandelt alle Synthese-Schritte von der Register-Transfer Ebene abwärts und konzentriert sich dabei auf FPGA-relevante Verfahren:
- Logikminimierungsverfahren (exakt und heuristisch, für zweistufige und Multi Level Logik)
- Technologiemapping mit funktionaler Dekomposition und strukturellen Ansätzen (z.B. FlowMap)
- analytische und heuristische Placer (Simulated Annealing, Genetic Algorithms)
- typische Verdrahtungsalgorithmen (PathFinder)
Organisation
Typ: | Vorlesung (V3) |
Zeit: | Mi., 11:40 - 13:20 Uhr |
Fr., 13:30 - 15:10 Uhr | |
Raum: | S3|06 053 |
Dozent: | Prof. Dr.-Ing. Christian Hochberger |
CP: | siehe Studienordnung |
Turnus: | jedes SS |
Vorlesungssprache: | Englisch |
Voraussetzungen zur Teilnahme:
- Kenntnisse in Hardware-Synthese auf der Basis einer Hardware-Beschreibungssprache (z.B.: Reese/Thornton: Introduction to Logic Synthesis Using Verilog Hdl oder Brown/Vranesic: Fundamentals of Digital Logic with VHDL Design).
- Grundkenntnisse in einer objektorientierten Programmiersprache sollten vorhanden sein, vorzugsweise Java.
Folien
Die Vorlesungsfolien werden im Moodle-Kurs bereitgestellt.
Übungsbetrieb
Termin: | - |
Übungsbeginn: | - |
CP: | siehe Studienordnung |
Raum: | - |
Dozenten: | Prof. Dr.-Ing. Christian Hochberger |