Die Veranstaltung behandelt alle Synthese-Schritte von der Register-Transfer Ebene abwärts und konzentriert sich dabei auf FPGA-relevante Verfahren:

• Logikminimierungsverfahren (exakt und heuristisch, für zweistufige und Multi Level Logik)
• Technologiemapping mit funktionaler Dekomposition und strukturellen Ansätze (z.B. FlowMap)
• analytische und heuristische Placer (Simulated Annealing, Genetic Algorithms)
• typische Verdrahtungsalgorithmen (PathFinder)

Wichtige Information:

Aufgrund eines Forschungssemesters wird es in diesem Semester keine wöchentliche Vorlesung geben. Stattdessen werden die Aufzeichnungen und Folien des letzten Jahres bereit gestellt. Die Übung in Form von zwei Projekten wird es wie üblich geben.

In der ersten Woche wird es am Mittwoch dem 17.4.2019 um 11.40 Uhr ein Treffen in S306/053 geben, an dem der Ablauf der Veranstaltung und Fragen geklärt werden.

• Kenntnisse in Hardware-Synthese auf der Basis einer Hardware-Beschreibungssprache (z.B.: Reese/Thornton: Introduction to Logic Synthesis Using Verilog Hdl oder Brown/Vranesic: Fundamentals of Digital Logic with VHDL Design).
• Grundkenntnisse in einer objektorientierten Programmiersprache sollten vorhanden sein, vorzugsweise Java.

Die in der Vorlesung verwendeten Folien können Sie über moodle als pdf herunterladen.

Informationen zur Klausuranmeldung:

Prüfungstermine und -verfahren