Die Veranstaltung behandelt alle Synthese-Schritte von der Register-Transfer Ebene abwärts und konzentriert sich dabei auf FPGA-relevante Verfahren:

• Logikminimierungsverfahren (exakt und heuristisch, für zweistufige und Multi Level Logik)
• Technologiemapping mit funktionaler Dekomposition und strukturellen Ansätzen (z.B. FlowMap)
• analytische und heuristische Placer (Simulated Annealing, Genetic Algorithms)
• typische Verdrahtungsalgorithmen (PathFinder)

• Kenntnisse in Hardware-Synthese auf der Basis einer Hardware-Beschreibungssprache (z.B.: Reese/Thornton: Introduction to Logic Synthesis Using Verilog Hdl oder Brown/Vranesic: Fundamentals of Digital Logic with VHDL Design).
• Grundkenntnisse in einer objektorientierten Programmiersprache sollten vorhanden sein, vorzugsweise Java.

Die Vorlesungsfolien werden im Moodle-Kurs bereitgestellt.