Offene Arbeiten

Master-Arbeiten

Betreuer*in: Christian Hochberger
Frühester Beginn: sofort

Coarse Grained Reconfigurable Arrays (CGRA) sind hochparallele Rechenstrukturen, die eine sehr große Rechenleistung bereitstellen können. Häufig werden sie in Prozessor-basierte Systeme als Beschleuniger integriert. Dann werden rechenintensive Teile der Anwendung vom Prozessor an das CGRA delegiert.

Die Programmierung des CGRA erfolgt mit Hilfe eines sehr speziellen Schedulers, der den Binärcode für das CGRA generiert. Das Format der Eingangsdaten für den Scheduler ist eine spezialisierte Graph-Struktur (SCAR = Scheduler Application Representation).

In einigen Anwendungen ist es nützlich, wenn das CGRA stand-alone betrieben werden kann. In diesen Fällen soll seine Programmierung mit regulärem C-Code erfolgen.

Das existierende Tool für die Abbildung von C-Code auf SCAR-Graphen hat eine Reihe von Schwächen und beherrscht nicht alle Programmstrukturen, die gebraucht werden. Ziel dieser Arbeit ist es, ein neues Tool für die Abbildung von C-Code auf SCAR-Graphen zu entwickeln. Als Basis für dieses neue Tool kommen verschiedene Frameworks in Frage: Cetus, LLVM oder auch GCC.

Es bietet sich an, die Masterarbeit mit einem vorangestellten Projektseminar zu verbinden.

Betreuer*in: Jonas Gehrunger/Leon Mayrhofer
Frühester Beginn: sofort

In FPGAs werden zur Speicherung der Konfigurationsdaten typischerweise SRAM-Speicherzellen verwendet. Diese stellen einen flüchtigen Speicher dar, verlieren also bei Unterbrechung der Spannungsversorgung ihre Information. Deswegen wird an Non-Volatile (NV)-FPGAs geforscht, die nicht-flüchtigen Konfigurationsspeicher besitzen. Eine Möglichkeit, diese zu implementieren, stellen Speicherzellen aus Memristoren dar.

Memristoren sind elektrische Bauelemente, deren Widerstandswert von der Vorgeschichte des hindurchgeflossenen Stromes abhängt. Aufgrund der additiven Fertigung von Memristor-basierten Speichern ist davon auszugehen, dass ein gewisser Anteil der Speicherzellen defektbehaftet ist. Diese potentiellen Defekte müssen im Entwurf der Architektur und Synthese-Werkzeuge für NV-FPGAs berücksichtigt werden.

In vorhergehenden Arbeiten wurde gezeigt, dass traditionelle Routing-Elemente, die auf mehrstufigen Multiplexern basieren, besonders intolerant gegenüber defekten Speicherzellen sind. Daraufhin wurde eine neue Architektur für diese Switchbox-Elemente entwickelt, die Memristoren im Signalpfad verwendet. In Simulationen auf Architekturebene hat sich gezeigt, dass dies die Defekttoleranz deutlich steigert.

In dieser Arbeit soll das neuartige Switchbox-Element mit Hilfe einer Analogsimulation untersucht werden. Eine zentrale Rolle spielen dabei Verzögerungszeit und Signalqualität des Elements für verschiedene Architekturen und für verschiedene Bauteilparameter. Weiterhin sollen FeFETs als alternative Schalter untersucht werden. Die gewonnenen Erkenntnisse sollen zur Optimierung der Switchbox genutzt werden.

Betreuer*in: Tobias Schwarz
Frühester Beginn: sofort

In FPGAs werden zur Speicherung der Konfigurationsdaten typischerweise SRAM-Speicherzellen verwendet. Diese stellen einen flüchtigen Speicher dar, verlieren also bei Unterbrechung der Spannungsversorgung ihre Information. Deswegen wird an Non-Volatile (NV)-FPGAs geforscht, die nicht-flüchtigen Konfigurationsspeicher besitzen. Eine Möglichkeit, diese zu implementieren, stellen Speicherzellen aus Memristoren dar.

Memristoren sind elektrische Bauelemente, deren Widerstandswert von der Vorgeschichte des hindurchgeflossenen Stromes abhängt. Aufgrund der additiven Fertigung von Memristor-basierten Speichern ist davon auszugehen, dass ein gewisser Anteil der Speicherzellen defektbehaftet ist. Diese potentiellen Defekte müssen im Entwurf der Architektur und bei den Synthese-Werkzeugen für NV-FPGAs berücksichtigt werden.

In einer vorhergehenden Arbeit wurde gezeigt, dass für traditionelle Logik-Elemente (Lookup-Tables) eine gewisse Defekttoleranz allein durch angepasste Synthese-Werkzeuge erreicht werden kann. Das Ziel dieser Arbeit ist es, die relevanten Schritte des Synthese-Prozesses entsprechend anzupassen. Dazu sollen das Technology Mapping, Packing und Placement der Synthese-Toolchain Verilog-to-Routing modifiziert werden. Die erreichte Defekttoleranz soll anhand der Synthese aussagekräftiger Beispiel-Entwürfe ermittelt werden.

Generelle Hinweise

Wenn Sie eines der Themen interessiert, es sich aber um die falsche Art der Arbeit handelt, können Sie trotzdem Kontakt mit dem/der Betreuer/in aufnehmen. Möglicherweise kann die Arbeit Ihren Bedürfnissen angepasst werden oder es findet sich ein ähnliches Thema.

Die hier aufgeführten Bachelor-Projektseminare werden nur an Studierende vergeben, die nicht Datentechnik (B.Sc. ETiT) vertiefen. Projektseminare werden häufig in einem ähnlichen Themenbereich wie die anschließende Bachelor-Arbeit absolviert. Daher können Sie bei der Suche nach einem Projektseminar auch nach den Themen für Bachelor-Arbeiten schauen.