Open Theses

Project Seminars Master

Supervisor: Ramon Wirsch
Earliest start: sofort

Am Fachgebiet Rechnersysteme werden eine Reihe von Architekturen mitteles Coarse-Grained Reconfigurable Arrays (CGRAs) beschleunigt. Hierbei sollen reguläre Programme zur Laufzeit analysiert und partiell mit dem Hardwarebeschleuniger ausgeführt werden können, ohne dass sie vorher dafür angepasst werden müssen.

Der vorhandene Scheduler für den CGRA basiert auf dem Prinzip eines ListSchedulers mit zusätzlichen Anpassungen um Routing and Placement-Constraints zu berücksichtigen. Allerdings behandelt er aktuell alle Operationen gleich und berücksichtigt Speicheroperation nicht gesondert.

Dieser Scheduler soll um Fähigkeiten speziell im Zusammenhang mit Speicheroperationen ergänzt werden. So soll vermieden werden, dass der Scheduler auf die selben Datenstrukturen / Speicherbereiche über verschiedene Caches zugreift. Dafür stehen Metadaten über die Datenstrukturen und Zugriffsmuster auf den zugrundeliegenden CFGs bereit und müssen dem Scheduler zugänglich gemacht und anschließend genutzt werden.

Weiterhin sollen Prefetch-Operationen gesondert behandelt werden, da sie für die Korrektheit nicht notwendig sind und häufig nur Sinn ergeben, wenn sie in gewissen Abständen vor den eigentlichen Speicherzugriffen gescheduled werden können, ohne dabei den Schedule durch erhöhte Ressourcenbelegung signifikant zu verlängern. Da Prefetches aktuell aus Speicherzugriffsinstruktionen generiert werden, wäre hier ein exaktes Binding auf den selben Memory Port auf dem später auch der eigentliche Zugriff erfolgt sinnvoll.

General Information

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