General Information
If you are interested in one of the topics but the type of thesis does not match, you can cantact the supervisor anyway. Maybe, the work can be adopted to your requirements or a similar topic can be found.
The Bachelor Project Seminars listed here are only assigned to students who do not major in Computer Engineering (B.Sc. ETiT). In project seminars, students often work on topics similar to their succeeding bachelor theses. Therefore, you can have a look at bacholor theses topics when you are looking for a project seminar topic.
Bachelor Theses
Supervisor: Ramon Wirsch
Earliest start: sofort
Am Fachgebiet Rechnersysteme werden Hardwarebeschleuniger für eine Reihe von Architekturen entwickelt, unter anderem für die RISC-V Architektur. Hierzu sollen reguläre Programme zur Laufzeit analysiert und partiell mit dem Hardwarebeschleuniger ausgeführt werden können, ohne dass sie vorher dafür angepasst werden müssen.
Um die Korrektheit des beschleunigten Systems zu zeigen, verfügen wir über User-Space-Simulatoren, die zwar Anwendungen simulieren können, aber Aufrufe des Betriebsystems abfangen und selbst umsetzen.
Um mehr und realistischere Anwendungen mit dem Simulator betrachten zu können, soll dieser an verschiedenen Stellen erweitert werden. Zum einen sollen libC Aufrufe für File-IO unterstützt werden. Mit ihnen können aus dem Simulations Programm Dateien geöffnet und geschrieben werden, was das Testen und Vergleichen mit anderen Simulatoren und die Handhabung stark verbessert. Weiterhin soll der Simulator auch erweitert werden, um für Linux kompilierte Executables zu unterstützen. Dies erfordert die korrekte Initialisierung von Speicherbereichen, die bisher vollständig umgangen werden.
Der Simulator verfügt bereits über die Fähigkeit Funktionsaufrufe abzufangen und nutzt dies auch für die teilweise Unterstützung von Funktionen wie printf und malloc. Die im Rahmen dieser Arbeit umgesetzten Implementierungen sollen möglichst generisch sein, so dass sie später auch in Simulatoren für andere Architekturen verwendet werden können, die noch in Arbeit sind.
Supervisor: Tobias Schladt
Earliest start: sofort
In FPGAs werden zur Speicherung der Konfigurationsdaten SRAM-Speicherzellen verwendet. Diese stellen einen flüchtigen Speicher dar, werden also bei Unterbrechung der Spannungsversorgung gelöscht. Deswegen wird an Non-Volatile (NV)-FPGAs geforscht, die nicht-flüchtigen Konfigurationsspeicher besitzen. Eine Möglichkeit, diese zu implementieren, stellen Speicherzellen auf Memristor-Basis dar.
Memristoren sind passive Bauelemente, deren Widerstandswert von der Vorgeschichte des hindurchgeflossenen Stromes abhängt. Aufgrund fehlender Erfahrungen mit der Integration von Memristor-basierten Speichern ist davon auszugehen, dass ein gewisser Anteil der Speicherzellen fehlerbehaftet ist. Diese potentiellen Fehler müssen bei der Logiksynthese für NV-FPGAs beachtet werden.
In dieser Arbeit soll untersucht werden, inwiefern potentiell fehlerhafte Speicherzellen die Logik-Funktionen, sowie das Placement und Routing für FPGAs beeinflussen. Dazu soll die Ausfallwahrscheinlichkeit einer Speicherzelle modelliert und in das FPGA-Modell einer bestehenden Logiksynthese-Toolchain (Verilog-to-Routing) integriert werden.
Master Theses
Supervisor: Tobias Schladt
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Das Ziel der Synthetischen Biologie ist es, biochemische Systeme von Grund auf neu zu entwickeln. Dabei spielen neben biologischen und chemischen Verfahren Methoden aus den Ingenieurswissenschaften und der Informationstechnik eine entscheidende Rolle. So wird unter anderem daran geforscht, digitale Schaltungen auf Basis genetischer Mechanismen in biologischen Zellen zu implementieren.
Für die Synthese dieser genetischen Schaltkreise kommen bisher vor allem Verfahren zum Einsatz, die nicht an die Rahmenbedingungen der Synthetischen Biologie angepasst sind. So ist die Bibliothek zur Verfügung stehender Logikgatter stark eingeschränkt und es kommt zu komplexen biochemischen Wechselwirkungen zwischen einzelnen Bausteinen. Die Robustheit einzelner Schaltungsimplementierungen kann dabei durch Simulation ermittelt werden. Das Technology Mapping, also die Wahl von Bibliotheksgattern als Realisierungen für Gatter der Schaltung, stellt somit ein kombinatorisches Optimierungsproblem dar.
In dieser Arbeit soll ein Technology Mapping-Verfahren für genetische Schaltkreise entwickelt werden, das auf Bayesscher Optimierung beruht. Die Zielfunktion soll dafür mit Hilfe eines Gauß-Prozesses approximiert werden. Im Mittelpunkt der Arbeit steht das Finden einer sinnvollen Abbildung des kombinatorischen Optimierungsproblems auf den reellwertigen Raum des Bayesschen Verfahrens.
Idealerweise ist zum Absolvieren dieser Arbeit Vorwissen im Bereich der Bayesschen Optimierung sowie Erfahrung mit der Implementierung von Gauß-Prozessen vorhanden.
