Betreuer*in: Ramon Wirsch
Frühester Beginn: sofort

Am Fachgebiet Rechnersysteme werden Hardware-Beschleuniger unter anderem für einen RISC-V Prozessor entwickelt. Hierzu sollen reguläre Programme ohne jegliche Anpassungen an den Hardware-Beschleuniger zur Laufzeit analysiert und partiell mit diesem ausgeführt werden können.

Um die Funktionsfähigkeit und Beschleunigung des Systems und des Beschleunigers praktisch nachzuweisen, wird hierzu ein System-on-Chip (SoC) auf einem FPGA samt Hardware-Beschleuniger entwickelt. Der Prozessor und Beschleuniger laufen bereits in ersten Benchmarks. Auch existiert ein Simulator des Systems.

Im Rahmen dieser Arbeit soll dieses SoC um einen anschaulichen, grafischen Benchmark, die AV1 Videodekodierung erweitert werden. Der vorhandene Simulator verfügt schon über die Möglichkeit Speicherinhalte als Bilder auszugeben. Auch verfügt der Simulator über Möglichkeiten für direkten Dateizugriff. Ein Videodekoder soll also zuerst zu RISC-V portiert werden und im Simulator lauffähig gemacht werden.

Anschließend soll der Benchmark auch zum finalen SoC portiert werden. Dazu müssen zusätzlich die notwendigen Peripherien für Bildausgabe erstellt oder von ähnlichen System portiert werden. Da das SoC auch über keinen Massenspeicher verfügt, müssen auch Tools bereitgestellt werden, um Videos in den Speicher des SoCs zu laden, anstatt diese direkt aus dem Dateisystem zu laden.

Die Arbeit kann aus Zeitgründen nicht mit einem Projektseminar kombiniert werden und muss gegen Ende des Vorlesungszeitszeitraumes SS23 abgeschlossen sein.

Betreuer*in: Tobias Schwarz
Frühester Beginn: sofort

In FPGAs werden zur Speicherung der Konfigurationsdaten typischerweise SRAM-Speicherzellen verwendet. Diese stellen einen flüchtigen Speicher dar, verlieren also bei Unterbrechung der Spannungsversorgung ihre Information. Deswegen wird an Non-Volatile (NV)-FPGAs geforscht, die nicht-flüchtigen Konfigurationsspeicher besitzen. Eine Möglichkeit, diese zu implementieren, stellen Speicherzellen auf Memristor-Basis dar.

Memristoren sind passive Bauelemente, deren Widerstandswert von der Vorgeschichte des hindurchgeflossenen Stromes abhängt. Aufgrund der additiven Fertigung von Memristor-basierten Speichern ist davon auszugehen, dass ein gewisser Anteil der Speicherzellen fehlerbehaftet ist. Eine einzige defekte Speicherzelle mit undefiniertem Zustand führt dazu, dass klassische Look-up-Tables (LUTs) nur noch zur Hälfte nutzbar sind. Beim Entwurf von Logik-Elementen für NV-FPGAs müssen potentielle Fehler und ihre Auswirkungen also im Sinne einer besseren Fehlertoleranz berücksichtigt werden.

Das Ziel dieser Masterarbeit ist die Evaluation eines Logikelements für NV-FPGAs, dessen Grundstruktur auf einem Programmable Logic Array (PLA) basiert. Dafür muss zunächst ein Abbildungsalgorithmus für das neue Logikelement entwickelt werden. Dann können im Rahmen einer Design Space Exploration die Parameter des Logikelements optimiert werden und seine Toleranz gegenüber defekten Speicherzellen evaluiert werden.