Student: Patrick Pretschner
Supervisor: Jonas Gehrunger
Time period: 02/09/2026 - 08/10/2026

Am Fachgebiet Rechnersysteme wird im Rahmen des (EES)²-Projektes die Hardware-Beschleunigung der Schaltungssimulation von Memristoren mithilfe der Software SPICE [1] untersucht. Dabei sollen neben dem aus der Schaltung abgeleiteten Gleichungssystem Modelle der Schaltungselemente in einem Hardwarebeschleuniger parallelisiert ausgewertet werden.

Für das Lösen des linearen Gleichungssystems innerhalb einer Simulations-Iteration sowie für die Linearisierung der Modelle wurden in vorangehenden Arbeiten bereits ein Beschleuniger implementiert und die Anbindung an den Host-PC umgesetzt. Für die bessere Verwendbarkeit der Hardware soll nun ein gemeinsames Speichersystem zur Verbindung der einzelnen Komponenten aufgebaut werden. Dafür müssen sowohl für jeden Zeitschritt die zur Linearisierung notwendigen Daten zu den einzelnen Modell-Recheneinheiten als auch die Rechenergebnisse zurück an Speicher und Host-PC-Interface transportiert werden. Zusätzlich ist es notwendig, mit der begrenzten Anbindung an den außerhalb des FPGAs befindlichen DDR4-DRAMs optimal umzugehen und Zwischenspeicher, Prefetching und Priorisierung der Zugriffe einzusetzen. Innerhalb des FPGAs existieren verschiedene Speicherarten (u.a. BRAM und URAM), die sich hierbei anbieten.

In dieser Arbeit soll der Austausch von Daten zwischen verschiedenen Teilen der in der Hardware-Beschreibungssprache Chisel auf dem FPGA implementierten SPICE Simulation, dem Off-Chip Memory und dem Host-Beschleuniger-Interfaces realisiert werden.

Student: Leroy Omondi
Supervisor: Leon Mayrhofer
Time period: 05/12/2026 - 09/29/2026

Das Fachgebiet Rechnersysteme betreibt das SpartanMC SoC-Kit, welches für den Einsatz auf FPGAs optimiert wurde. Ein Bestandteil des SoC-Kits ist der Peripherie-Bus und die dazugehörige umfangreiche Sammlung an Peripherie-Komponenten. Mit Hilfe von jConfig ist das automatisierte Erstellen von quasi arbiträren Kombinationen aus Peripherie-Komponenten in Verbindung mit SpartanMC soft-cores möglich. Neben den HDL Beschreibungen der Peripheriemodule werden unter anderem auch Hilfsdateien für die Compiler-Toolchain des SpartanMC erstellt.

Seit einiger Zeit wird parallel zu dem SpartanMC auch ein eigener RISC-V Kern in Chisel entwickelt. Dieser befindet sich aktuell jedoch in einem deutlich weniger ausgereiften Stadium. So gibt es für diesen Prozessor unter anderem noch keine Möglichkeit, Peripherie automatisiert und standardisiert zu erzeugen und in den Toolflow zu inkludieren.

Ziel dieser Arbeit ist es, eine Analyse des SpartanMC Peripheriesystems durchzuführen. Hierbei soll zuerst festgestellt werden, ob jConfig so angepasst werden kann, dass damit auch Konfigurationen für RISC-V Prozessoren inklusive der benötigten Hilfsdateien erstellt werden können. Außerdem soll eine Performance Analyse der einzelnen Peripherie-Komponenten durchgeführt werden. Dabei geht es vor allem um die maximal erreichbare Taktfrequenz.

Basierend auf den Erkenntnissen aus den zuvor ausgeführten Analysen soll ein Peripheriesystem für den RISC-V Prozessor erstellt werden. Dieses soll den maximal erreichbaren Takt des RISC-V Kerns nicht beeinflussen.

Student: Rocío Dominguez Moa
Supervisor: Katharina Schultheis
Time period: 11/26/2025 - 05/26/2026

In traditional Field Programmable Gate Arrays (FPGAs), Look-Up-Tables (LUTs) are used to realize logic functions. They contain SRAM-based memory cells which store a design's configuration data. This memory type is volatile, i.e. data is lost as soon as the device’s power supply is disrupted and consequently needs to be rewritten during each power up. As an alternative, Non-Volatile (NV)-FPGAs are a current research topic. One technology that allows the realization of non-volatile memory cells is the use of memristors.

The memristor is an electrical component whose resistance depends on the history of current flowing through it. Due to its fabrication process, a number of memristors will likely be defective. Even a single damaged memory cell reduces the usability of a traditional LUT significantly. Therefore, an alternative architecture for FPGA logic elements is being developed which is more resilient to those defects. Since state-of-the-art FPGA synthesis tools only support technology mapping to LUTs, new approaches need to be developed which are suited for those alternative architectures.

The goal of this thesis is the development and evaluation of such a technology mapping approach.

Student: Mehmet Can Kivanc
Supervisor: Jonas Gehrunger
Time period: 05/11/2026 - 11/09/2026

Am Fachgebiet Rechnersysteme wird im Rahmen des (EES)²-Projektes die Hardware-Beschleunigung der Schaltungssimulation von Memristoren mithilfe der Software SPICE untersucht. Dabei sollen neben dem aus der Schaltung abgeleiteten Gleichungssystem Modelle der Schaltungselemente in einem Hardwarebeschleuniger parallelisiert ausgewertet werden.

Bei Modellen handelt es sich um mathematische Beschreibungen des Verhaltens echter Komponenten. Innerhalb von SPICE erhalten diese sowohl die zur Berechnung der Ausgangsspannungen und -ströme notwendigen Arbeitspunktinformationen als auch Parameter, die ihr Verhalten definieren. Einfaches Beispiel dafür sind die Kapazität und initiale Ladung eines Kondensators.

Für die am häufigsten benötigten Schaltungskomponenten (u.a. Widerstand, Memristor, Kondensator) wurden bereits Berechnungseinheiten in Hardware implementiert. Für die Simulation von vielen realen Schaltungen sind aber weitere Arten von Komponenten notwendig, die nicht notwendigerweise oft genug verwendet werden um die zusätzlichen Ressourcen einer festen Hardware-Implementation zu rechtfertigen. Für diese Komponenten soll nun eine flexible Evaluierungseinheit auf Basis eines RISC-V Softcore Prozessors entwickelt werden, die Software-Modelle verarbeiten kann und die von der laufenden Simulation jeweils angewiesen wird nicht unterstützte Modelle zu evaluieren (engl. "Dispatch"). SPICE liefert eine große Zahl an Komponenten als Implementation mit, die mit ihren Abhängigkeiten extrahiert und für die flexible Evaluationseinheit angepasst werden können.

Student: Lea Horn
Supervisor: David Scheunert
Time period: 06/03/2025 - 04/06/2026

Student: Laurenz Lemke
Supervisor: David Scheunert
Time period: 04/01/2026 - 10/01/2026

Student: Nick Krahé
Supervisor: Katharina Schultheis, Christoph Flothow
Time period: 06/03/2026 - 08/26/2026

Eines der Forschungsthemen der synthetischen Biologie ist das Erzeugen von digitalen Schaltungen auf Basis biologischer Prozesse. Hier werden biologische Zellen so modifiziert, dass sie annähernd digitale Schaltkreise realisieren können. Allerdings ist ein wesentlicher Unterschied, dass bei digitalen Systemen Spannungspegel verwendet werden, die sehr sauber von einander getrennt werden können, während in biologischen Systemen die Signale aus den Konzentrationen von verschiedenen Stoffen bestehen, die zum Teil stark gestreut sind. Trotz dieser Schwierigkeit ist es möglich, robuste Schaltungen zu erzeugen, die das gewünschte Schaltungsverhalten aufweisen. Das vom Fachgebiet Rechnersysteme mit entwickelte Tool ARCTIC ist unter anderem in der Lage, das Verhalten von solchen biologischen Schaltkreisen zu simulieren.

Ein weiterer interessanter Aspekt, ist das Erstellen von konfigurierbaren Schaltungen, die von dem Anwender je nach Bedarf angepasst werden können. In digitalen Systemen ist eine solche Programmierbarkeit auf verschiedenen Weisen implementierbar. Frühe Systeme setzten auf Dioden die gezielt von dem Anwender "durchgebrannt" wurden, während heutige Systeme in der Regel auf Floating-Gate Transistoren zurückgreifen. In biologischen Systemen kann eine solche Programmierbarkeit durch das Anwenden von sogenannten "Rekombinasen" erzielt werden.

Ziel dieses Projektseminars ist das Erweitern von ARCTIC, so dass es mit Rekombinasen umgehen kann, um so das Simulieren von konfigurierbaren Schaltungen zu ermöglichen.

Student: Paul Rogalla von Bieberstein
Supervisor: Leon Mayrhofer
Time period: 11/01/2025 - 04/01/2026

Am Fachgebiet Rechnersysteme wird ein eigener RISC-V Soft-Core in Chisel entwickelt. Dieser dient vorwiegend für die Verwendung in FPGAs. Aufgrund dieser Zielausrichtung bietet es sich an, einen Soft-Core-Generator zu implementieren, mit dem der RISC-V Prozessor an die anwendungsspezifischen Anforderungen angepasst werden kann.

Bisher ist der RISC-V Soft-Core in einer sehr einfachen Basisvariante implementiert. Nicht alle in der RISC-V Basisspezifikation definierten Integer-Operationen sind umgesetzt. Des weiteren sind bisher keine erweiterten Funktionen wie beispielsweise eine Floating-Point-Recheneinheit vorhanden. Die Aufgabe in diesem Master-Projektseminar besteht in einer Analyse der vorhandenen Implementierung bezüglich fehlender Integer-Operationen, dem geschätzten Aufwand, diese zu inkludieren, und der Erstellung eines Plans zur Realisierung der standardisierten Floatingpoint-Extension mit der Erweiterung, dass arbiträre Bitbreiten verwendet werden können.

Der Aspekt des Generierens von verschiedenen Ausbaustufen des RISC-V Soft-Cores kann durchaus elegant durch den Einsatz der Chisel HDL erreicht werden. Chisel arbeitet auf einer höheren Abstraktionsebene als zum Beispiel Verilog oder VHDL und erlaubt es mit sehr wenig Aufwand einfach zu konfigurierende generische Module zu erstellen. Da das bereits vorhandene System in Chisel vorliegt, ist der Einsatz von Chisel bei dieser Arbeit verpflichtend. Es werden allerdings auch Verilog-Kenntnisse vorausgesetzt, da Chisel-Code vor der Synthese zu Verilog konvertiert wird.