Ramon Wirsch

M.Sc. Ramon Wirsch

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S3|06 307
Merckstraße 25
64283 Darmstadt

Lehrveranstaltungen

Forschungsthemen

  • Disassemblierung von nativen Programmen
  • Optimieren von Programmen für CGRAs (Hardwarebeschleuniger)
  • Takt-Level Simulation von Prozessoren und Hardwarebeschleunigern

Offene Arbeiten

Betreuer*in: Ramon Wirsch
Frühester Beginn: September
Typ: Bachelor-Arbeiten

Am Fachgebiet Rechnersysteme werden Hardwarebeschleuniger für eine Reihe von Architekturen entwickelt, unter anderem für RISC-V und IBM Z-Architekturen. Hierzu sollen reguläre Programme ohne jegliche Anpassungen an den Hardwarebeschleuniger zur Laufzeit analysiert und partiell mit dem Hardwarebeschleuniger ausgeführt werden können.

Um Code-Abschnitte als Kandidaten für Hardware-Beschleunigung zu identifizieren, wird üblicherweise nach Schleifen gesucht in denen ein erheblicher Anteil der Rechenzeit verbracht wird. Anschließend können diese, auch Hot-Spots genannten Schleifen, weiter auf Eignung für die Hardware-Beschleunigung untersucht werden.

Ziel dieser Arbeit ist es insbesondere einen Loop-Profiler für die RISC-V Architektur zu entwerfen. Dieser soll in den Taiga RISC-V Prozessor integriert werden, wo er zur Laufzeit Schleifen finden und Iterationen sowie Aufruf-Häufigkeit analysieren soll. Die so gewonnen Daten sollen vom Prozessor selbst abrufbar sein und die Grundlage bilden für die weitere Auswahl von Schleifen für die Beschleunigung mittels unseres Hardware-Beschleunigers.

Veröffentlichungen

Ramon Wirsch ; Christian Hochberger (2021):
Towards Transparent Dynamic Binary Translation from RISC-V to a CGRA.
In: 34th International Conference on Architecture of Computing Systems, virtual Conference, 07.-08.07.2021, In: Architecture of Computing Systems, 12800, S. 118-132, ISBN 978-3-030-81682-7,
DOI: https://doi.org/10.1007/978-3-030-81682-7_8,
[Konferenzveröffentlichung]

Kris Heid ; Ramon Wirsch ; Christian Hochberger (2016):
Automated Inference of SoC Configuration through Firmware Source Code Analysis.
In: 3rd International Workshop on FPGAs for Software Programmers, Lausanne, Switzerland, 29.08.2016, In: FSP 2016: Third International Workshop on FPGAs for Software Programmers, S. 48-56, ISBN 978-3-8007-4266-0,
[Online: http://ieeexplore.ieee.org/document/7584280/],
[Konferenzveröffentlichung]