Vorlesung "Low-Level Synthese "

Inhalt

Die Veranstaltung behandelt alle Synthese-Schritte von der Register-Transfer Ebene abwärts und konzentriert sich dabei auf FPGA-relevante Verfahren:

  • Logikminimierungsverfahren (exakt und heuristisch, für zweistufige und Multi Level Logik)
  • Technologiemapping mit funktionaler Dekomposition und strukturellen Ansätze (z.B. FlowMap)
  • analytische und heuristische Placer (Simulated Annealing, Genetic Algorithms)
  • typische Verdrahtungsalgorithmen (PathFinder)

Wichtige Information:

Aufgrund eines Forschungssemesters wird es in diesem Semester keine wöchentliche Vorlesung geben. Stattdessen werden die Aufzeichnungen und Folien des letzten Jahres bereit gestellt. Die Übung in Form von zwei Projekten wird es wie üblich geben.

In der ersten Woche wird es am Mittwoch dem 17.4.2019 um 11.40 Uhr ein Treffen in S306/053 geben, an dem der Ablauf der Veranstaltung und Fragen geklärt werden.

 

Organisation

Typ:

Vorlesung (V3)

Zeit:

17.April 2019

11.40 Uhr

Raum:

S306/053

-

Vorlesungsbeginn:

17.04.2019

Dozent:

Prof. Dr.-Ing. Christian Hochberger

CP:

siehe Studienordnung

Turnus:

jedes SS

Vorlesungssprache:

englisch

Voraussetzungen zur Teilnahme:

  • Kenntnisse in Hardware-Synthese auf der Basis einer Hardware-Beschreibungssprache (z.B.: Reese/Thornton: Introduction to Logic Synthesis Using Verilog Hdl oder Brown/Vranesic: Fundamentals of Digital Logic with VHDL Design).
  • Grundkenntnisse in einer objektorientierten Programmiersprache sollten vorhanden sein, vorzugsweise Java.

Folien

Die in der Vorlesung verwendeten Folien können Sie über moodle als pdf herunterladen.

Übungsbetrieb

Termin: -
Übungsbeginn: -
CP: siehe Studienordnung
Raum: -
Dozenten: Prof. Dr.-Ing. Christian Hochberger

Prüfung

Informationen zur Klausuranmeldung:

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