Publikationen

2011

  • Hans Eveking, Tobias Dornes and Martin Schweikert: Using SystemVerilog Assertions to Relate Non-cycle-accurate To Cycle-accurate Designs. In Proc. of 16th IEEE International High Level Design Validation and Test Workshop, 2011
  • M. Schweikert, T. Dornes, H. Eveking:  Using Sequence Diagrams to Specify and to Generate RTL Assertions. In: Proc. of 5rd International Workshop on "Verification and Evaluation of Computer and Communication Systems" (VECoS), Tunis, 2011
  • M. Schweikert, T. Dornes, H. Eveking: Erzeugung von Operationseigenschaften aus UML Sequenzdiagrammen. 14. ITG Workshop "Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen", 2011
  • T. Dornes, M. Schweikert, H. Eveking: Analyse von Gegenbeispielen bei Verifikation mit unvollständigen Eigenschaftssätzen. 14. ITG Workshop "Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen", 2011

2010

  • M. Schweikert, H. Eveking: Verwendung von UML Sequenzdiagrammen zur Spezifikation und Generierung von RTL Eigenschaftssätzen. 13. ITG Workshop "Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen", 2010
  • T. Dornes, H. Eveking: Formale Verifikation von Systemeigenschaften unter Verwendung normalisierter formaler Spezifikationen. 13. ITG Workshop "Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen", 2010

2009

  • M. Oberkönig, M. Schickel, H. Eveking: Improving Testbench Evaluation using Normalized Formal Properties. In: Proc. of 3rd International Workshop on "Verification and Evaluation of Computer and Communication Systems" (VECoS), Marokko, 2009
  • M. Oberkönig, M. Schickel, H. Eveking: Quantitative Qualitätsaussagen über Testbenches mittels formaler Eigenschaften. 12. ITG Workshop "Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen", 2009

2008

  • M. Oberkönig, M. Schickel, H. Eveking: Eine quantitative Vollständigkeitsanalyse für Eigenschaftssätze. 11. ITG Workshop "Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen", 2008
  • M. Schickel, M. Oberkönig, M. Schweikert, H. Eveking: A Case-Study in Property-Based Synthesis: Generating a Cache-Controller from a Property-Set. In Eugenio Villar (Ed.): Embedded Systems Specification and Design Languages, p. 271-275, Springer, 2008.

2007

  • M. Schickel, M. Oberkönig, M. Schweikert, H. Eveking: A Case-Study in Property-Based Synthesis: Generating a Cache-Controller from a Property-Set, in Proc. of FDL'07, 2007. <a href="t3://file?uid=286">[pdf]</a>
  • M. Oberkönig, M. Schickel, H. Eveking: A Quantitative Completeness Analysis for Property-Sets. In Proc. of Formal Methods in Computer Aided Design (FMCAD), USA, 2007.
  • H. Eveking, M. Schickel, M. Braun, M. Schweikert, V. Nimbler: Eigenschaftsbasierte Entwurfsmethodik für die Systemebene. edaForum07, 2007
  • H. Eveking, M. Braun, M. Schickel, M. Schweikert, V. Nimbler: Multi-Level Assertion-Based Design. In Proc. of Formal Methods and Models for Codesign (MEMOCODE'2007) , IEEE Computer Society, 2007
  • M. Schickel, V. Nimbler, M. Braun, Hans Eveking: CandoGen – A Property-Based Model Generator. University Booth at DATE 2007, Nice, France, 2007. [<a href="t3://file?uid=214">pdf</a>]
  • H. Eveking, M. Braun, V. Nimbler, M. Schickel: Zuverlässigkeitserhöhung mit funktionalen Monitoren. 1. GMM/GI/ITG-Fachtagung "Zuverlässigkeit und Entwurf", 2007
  • M. Braun, M. D. Nguyen, H. Eveking, M. Schickel, W. Kunz: Methoden zur Verifikation von Kommunikationsstrukturen. 10. ITG Workshop "Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen", 2007

2006

  • M. Schickel, V. Nimbler, M. Braun, H. Eveking: An Efficient Synthesis Method for Property-Based Design in Formal Verification. In: Sorin Huss (Ed.): Advances in Design and Specification Languages for Embedded Systems, p. 163-182, Kluwer Acad. Publishers, Boston/Dordrecht/London, 2007. <a title="Öffnet einen internen Link im aktuellen Fenster" href="t3://file?uid=285">[pdf]</a>
  • M. Schickel, V. Nimbler, M. Braun, H. Eveking: On Consistency and Completeness of Property-Sets: Exploiting the Property-Based Design-Process. In: Proc. of FDL, 2006

2002

  • H.Eveking, C.Blank, J.Levihn, M.Krieger: "Formale Verifikation Eingebetteter Syteme", Koorperationspartner in Forschung und Innovation, Technologie Transfer Netzwerk, Publication of the Hessian Ministry for Science and Art, Germany, 2002. <a href="t3://file?uid=334">Extended Abstract as PDF</a>
  • H.Eveking, C.Blank, J.Levihn: "Korrekter Entwurf Eingebetter Systeme", Thema Forschung, Quarterly of the Darmstadt University of Technology, Germany, (1) 2002. <a href="mailto:blankcvu@rs.tu-5bwdarmmdstadt.de6i?subject=Thema_Forschung_(1)2001">Paper as PDF</a>
  • J.Levihn, M.Krieger, H.Eveking, C.Blank: "MCML - a Markup-Language for a Model-of-Computation Centred Design Environment", Forum on Specification and Design Language, FDL'02, Marseille, France, 2002

2001

  • C.Blank, H.Eveking, J.Levihn, G.Ritter: "Symbolic Simulation Techniques - State-of-the-Art and Applications" (invited contribution), Proc. High Level Design Validation and Test Workshop, HLDVT'01, Monterey, USA, 2001. <a href="mailto:blankcvu@rs.tu-5bwdarmmdstadt.de6i?subject=Paper_at_HLDVT_01">Paper as PDF</a>, <a href="mailto:blankcvu@rs.tu-5bwdarmmdstadt.de6i?subject=Paper_at_HLDVT01_PPT_Slides">Presentation Slides as PPT</a>
  • C.Blank, H.Eveking: "Anbindung einer UNIX basierten Software an das Internet", Wissenswerkstatt Rechensysteme, Multimedia Workshop, Hamburg, Germany, 2001, <a href="t3://file?uid=324">Presentation as PDF</a> (approx. 2.7MB) (<a href="mailto:blankcvu@rs.tu-5bwdarmmdstadt.de6i?subject=Tools_Web_PPT_Slides">PPT</a>)

2000

  • C.Blank, G.Ritter, H.Hinrichsen, H.Eveking, "Formale Verifikation der Register-Allokation", Proc.ITG/GI/GMM-Workshop: Methoden und Beschreibungssprachen zur Modellierung und Verifikation von Schaltungen und Systemen, Frankfurt 2000. <a href="t3://file?uid=329">Paper as PDF</a>, <a href="mailto:blankcvu@rs.tu-5bwdarmmdstadt.de6i?subject=Paper_at_ITG00_PPT_Slides">Presentation Slides as PPT</a>
  • H. Hinrichsen, G. Ritter, and H. Eveking: <A HREF="http://www.rs.e-technik.tu-darmstadt.de/research/papers/aaa_2000.ps">False-path elimination and simplification of sequential acyclic descriptions with complex branching logic.</A> In <I>Proc. AAA Workshop 2000, Rocquencourt, France</I>, 2000.

1999

  • H. Eveking, H. Hinrichsen, and G. Ritter: <A HREF="http://www.rs.e-technik.tu-darmstadt.de/research/papers/date_99.ps">Automatic verification of scheduling results in high-level synthesis.</A> In <I>Proc. Design, Automation and Test in Europe Conference (DATE)</I>, 1999.
  • G. Ritter, H. Eveking, and H. Hinrichsen: <A HREF="http://www.rs.e-technik.tu-darmstadt.de/research/papers/charme99.ps">Formal verification of designs with complex control by symbolic simulation.</A> In&nbsp;<I>Proc. Advanced Research Working Conference on Correct Hardware Design and Verification Methods (CHARME)</I>, volume 1703 of <A HREF="http://www.springer.de/comp/lncs/index.html"><I>LNCS</I>, Springer Verlag</A>, 1999.<I><A HREF="http://www.rs.e-technik.tu-darmstadt.de/research/papers/charme99.pps">Powerpoint-Presentation</A></I>
  • G. Ritter, H. Hinrichsen, and H. Eveking: <A HREF="http://www.rs.e-technik.tu-darmstadt.de/research/papers/asian99.ps">Formal verification of descriptions with distinct order of memory operations.</A> In <I>Proc. ASIAN'99</I>, volume 1742 of <A HREF="http://www.springer.de/comp/lncs/index.html"> <I>LNCS</I>, Springer Verlag</A>, 1999. <I><A HREF="http://www.rs.e-technik.tu-darmstadt.de/research/papers/asian99.pps">Powerpoint-Presentation</A></I>
  • G. Ritter, H. Hinrichsen, and H. Eveking: <A HREF="http://www.rs.e-technik.tu-darmstadt.de/research/papers/eis99.ps">Formale Verifikation automatisch generierter Pipelinesysteme durch symbolische Simulation.</A> In <I>Proc. 9. Entwurf Integrierter Schaltungen (EIS) Workshop. Darmstadt, Germany,</I>, 1999.
  • H. Hinrichsen, H. Eveking, and G. Ritter: <A HREF="http://www.rs.e-technik.tu-darmstadt.de/research/papers/dmtcscats_99.ps">Formal synthesis for pipeline design.</A> In<I>&nbsp;Proc.&nbsp;DMTCS+CATS'99, Auckland,</I> volume 21, number 3 of <I>Discrete Mathematics and Theoretical Computer Science</I>,<A HREF="http://www.springer.de/"> Springer Verlag</A>, 1999.
  • H. Hinrichsen, G. Ritter, and H. Eveking: <A HREF="http://www.rs.e-technik.tu-darmstadt.de/research/papers/giitggmm_99.ps">Automatische Synthese and Verifikation von RISC-Prozessoren.</A> In&nbsp;<I>Proc. GI/ITG/GMM-Workshop, Braunschweig, Germany</I>, 1999.

1998

  • H. Eveking, H. Hinrichsen, and G. Ritter: <A HREF="http://www.rs.e-technik.tu-darmstadt.de/research/reports/rep-6-1-98.ps">Formally correct construction of pipelined processors.</A> Technical Report 98-6-1, Darmstadt University of Technology, Dept. of Electrical and Computer Engineering, 1998.

1993

  • H. Eveking and S. H&ouml;reth, "Optimization and Resynthesis of Complex Data-Paths", in <i>30th Design Automation Conference</i>, pp.&nbsp;637-641, Dallas, Texas, 1993.

1992

  • H. Eveking and S. H&ouml;reth , "Optimierung und Resynthese komplexer Datenpfade", in <i>ITG Fachbericht 122, Rechnergest&uuml;tzter Entwurf und Architektur mikroelektronischer Systeme</i>, S. 115-124, 1992.
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